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本发明公开了一种高速模拟并转串电路，包括主时钟模块以及沿数据传输方向依次连接的三级转换级，各转换级均包括数据接收模块和模拟二合一模块，数据接收模块的输出端与同级模拟二合一模块的输入端连接，前一级模拟二合一模块的输出端与后一级数据接收模块的输入端连接。数据接收模块包括三个D触发器和五个缓冲器，模拟二合一模块包括一个PMOS管和四个NMOS管，主时钟模块包括时钟分频电路和时钟产生电路。八路并行信号经三级转换形成一路串行信号，能够减少多通道ADC等接口电路的输出管脚数量，缓解封装管脚资源不足的问题，并减少高速并串转换电路所占面积、提高电路性能。