一种时钟电路以及包含该时钟电路的CLB模块

本申请涉及集成电路技术领域。本申请公开了一种时钟电路以及包含该时钟电路的CLB模块。本申请的时钟电路，包括输入信号，所述输入信号经过门电路处理后输出两路时钟信号，分别控制触发器的第一环路和第二环路。本申请的时钟电路集成了置位、复位功能，有利于简化触发器电路设计，不同触发器之间可独立置位、复位，提升了CLB模块内部触发器的利用率。本申请采用低功耗门控时钟电路结构，能够有效降低时钟电路功耗。门控时钟电路便于对CLB模块内的触发器单元做区域化管理，实现同一CLB模块内未使用的触发器区域其时钟总是关断的，从而进一步降低CLB模块功耗。