环栅堆叠半导体器件及其制备方法

本申请属于半导体器件技术领域，具体涉及一种环栅堆叠半导体器件及其制备方法。该器件通过增加光刻、选择性刻蚀与生长步骤，在漏端和沟道交叠区域形成与沟道同类型、与源漏相反类型的重掺杂，由此抑制漏端掺杂向沟道扩散同时抑制该区域隧穿漏电。通过该方法，减少漏端隧穿漏电的同时对源端载流子迁移率不产生任何影响，从而有利于获得高开关比器件。