一种混合精度乘法器阵列的硬件加速器及加速方法

本发明公开了一种混合精度乘法器阵列的硬件加速器及加速方法，属于集成电路与人工智能硬件加速技术领域。硬件加速器包括依次连接的寄存器配置模块、接收信号控制模块、处理单元控制模块、处理单元计算模块和发送信号控制模块；处理单元计算模块采用由多个低位宽基础乘法器构成的可重构处理单元阵列，通过硬件复用与动态配置机制，使单一硬件架构能够高效支持多种数据精度的矩阵乘加运算。本发明通过分块矩阵分布网络优化数据流，结合多级流水线与乒乓缓存技术，有效解决了现有加速器在混合精度计算场景下资源利用率低、能效差的问题，显著提升了面向大规模人工智能模型的计算效率与能效比。