延迟锁相环及存储器

本发明提供一种延迟锁相环及存储器，该延迟锁相环通过增加分频时钟路径，把参考时钟信号进行K分频并延迟得到K个时钟输出，同时在其各条命令路径中增加与分频时钟路径的K个时钟输出对应的命令分拣功能，进而使每条命令路径有K路命令输出，并利用分频时钟路径的K个时钟输出去对应地采样每条命令路径的K路命令输出，由此可以从而可以将每条命令路径的采样裕度从原来的±T/2变成了±K*T/2（其中，T为参考时钟信号分频前的周期），由此避免DLL老化引起相应的命令路径的触发时间点不准确的问题，进而在DLL老化时依旧能保证该命令路径与参考时钟路径之间的信号同步。