移位寄存器的时钟生成电路、芯片及电子设备

本申请公开了一种移位寄存器的时钟生成电路、芯片及电子设备。该电路包括第一、第二时钟生成支路和第一、第二延时反馈支路。两时钟生成支路分别基于预设时钟信号及其反相信号、预设使能信号和相应延时反馈信号，生成第一、第二控制信号及正相、反相时钟信号。两个控制信号分别与正相、反相时钟信号相位相反，正相、反相时钟信号分别与预设时钟信号相位相同、相反。两延时反馈支路分别对第二、第一控制信号进行延时，生成逻辑相同的第一、第二延时反馈信号并交叉反馈，使两路时钟信号的高电平建立时刻受到延时约束，在高电平时段之间形成间隔，从而降低时钟信号的占空比和数据串通风险，提高对器件及走线延时偏差的容忍能力和移位寄存器可靠性。