基于可编程逻辑的循环冗余校验硬件加速方法及系统

本申请涉及数据通信差错检测技术领域，具体为基于可编程逻辑的循环冗余校验硬件加速方法及系统；方法包括：在可编程逻辑器件中对差分串行总线差分信号按多个不同时钟相位过采样，得到多路候选比特流；依据信号跳变沿的统计分布特征与各采样相位的选择权重进行质量初选，确定当前帧待校验的候选比特流；对候选比特流执行循环冗余校验的余数运算，依据结果判定是否通过校验，并按采样相位累计多帧通过结果得到各采样相位的校验可靠度；以校验可靠度为反馈量修正后续帧中各采样相位的选择权重，使采样相位选择与循环冗余校验形成闭环迭代。本申请使采样时刻随总线时序变化维持在比特稳定区间，可以显著降低校验未通过比例。