一种UCIe芯粒接口覆盖模型自动生成方法及系统

本发明涉及芯片验证与芯粒接口技术领域，具体涉及一种UCIe芯粒接口覆盖模型自动生成方法及系统，该方法接收解析被测UCIe芯粒接口实例配置参数得到结构化配置描述；依据该结构化配置描述自适应激活实例相关覆盖维度得到已激活覆盖维度集合及各维度实际取值域；依托预设UCIe规范合法性约束库对已激活覆盖维度的交叉组合执行约束求解，输出合法交叉集合、非法覆盖箱声明集合以及忽略覆盖箱声明集合；最后基于上述集合生成SystemVerilog功能覆盖模型代码。本发明克服了手工编写难以穷举高维交叉组合、VIP覆盖组包含大量虚假目标及自动生成方案缺乏规范级合法性裁剪等问题，实现了在消除虚假覆盖目标的前提下UCIe接口功能覆盖率的真实闭合。