上海天数智芯半导体股份有限公司

本申请旨在提供一种延迟输出方法、验证平台、电子设备及存储介质，涉及芯片仿真验证领域。延迟输出方法应用于验证平台的延迟模块，所述延迟输出方法包括：在所述验证平台的测试序列组装总线事务请求时，基于目标延迟模式生成目标延迟；其中，所述目标延迟模式为所述延迟模块中预设的多种延迟模式中的其中一种，不同所述延迟模式对延迟进行取值的约束条件与取值方式不同，所述目标延迟模式为从多种所述延迟模式中预先指定或随机选择；将所述目标延迟传递给所述测试序列，以使所述测试序列将所述目标延迟组装进所述总线事务请求中并输出。该方法有助于提高更丰富、更全面的延迟，以提高激励信号的全面性，从而提高仿真验证对芯片功能缺陷的检出率和验证效率。

本申请提供一种命令行传参方法、验证平台、电子设备及存储介质，涉及仿真领域。命令行传参方法应用于验证平台中的目标验证组件，目标验证组件有命令行传参接口；方法包括：基于命令行传参接口接收第一预设结构的命令行传参指令；所述第一预设结构包括所述目标验证组件中所述待控制对象的名称和传参信息；传参信息用于对待控制对象进行配置；对所述命令行传参指令进行解析，得到解析结果；解析结果包括待控制对象的名称和传参信息；按照第二预设结构对解析结果进行重组，得到目标验证组件可执行的目标指令。该方法能够实现对验证组件内部变量全局或者局部控制，或者嵌入特定任务，满足复杂验证场景下的参数传递及场景需求。

本申请涉及一种多芯片系统及其复位方法、服务器。系统包括第一计算卡、第二计算卡和第一交换芯片；第一计算卡包括第一芯片、第二芯片；第二计算卡包括第三芯片、第四芯片；第一交换芯片的管理总线接口仅与第一芯片连接；第二芯片、第三芯片、第四芯片均与第一芯片直连；上电后，第一芯片，用于检测自身的PCIe链路；在完成自身的PCIe链路检测后，依次检测第二芯片、第三芯片、第四芯片各自的PCIe链路；在第一芯片、第二芯片、第三芯片、第四芯片的PCIe链路均异常的情况下，第一芯片，还用于通过管理总线接口控制第一交换芯片的上行端口同时执行对所有芯片的复位操作。本申请能够改善现有PCIe链路异常修复方案存在的通用性差的问题。