上海立芯软件科技有限公司

本申请提供一种多FPGA系统的布线路径分配方法及设备，应用于电子设计自动化技术领域，对布线路径的路径延迟进行平滑聚合，得到可微的全局平滑最大延迟；结合所述路径延迟的贡献权重、物理边的连续化边负载以及布线路径与物理边之间的经过关系，对所述全局平滑最大延迟进行链式求导，得到解析梯度代价，所述解析梯度代价用于表征物理边负载变化对全局时序目标的边际影响；根据所述解析梯度代价引导信号网的路径搜索，使路径搜索能够依据物理边对全局时序目标的影响分配布线路径，有利于协调不同信号网的布线路径，显著减少基于物理边局部状态进行反复路径调整的情况。

本发明提供一种基于空间分解和多叉树的路径连通方法，属于电子设计自动化领域。该方法确定主轴和交叉轴方向并为每个导线节点设置连接计数；以布线障碍为分割依据沿交叉轴方向递归分割路径空间，构建由安全区节点和分割节点组成的空间分割树；对安全区节点内的导线节点执行包括正向跳跃和反向顺序阶段的蛇形串接形成子链；对各分割节点利用开放空间内的导线节点将子链依次桥接，若桥接失败则将子节点上推至父节点并释放开放空间内的导线节点重新调度桥接；最后将子链依次拼接形成完整连通链。本发明能有效将一维平行导线无环、无开路且自动避障地串接为连续电气通路。

本发明涉及一种采用时序驱动对芯片的关键单元进行重定向的方法，包括：在增量式布局开始时对关键单元进行识别和位置的重定向；基于静态时序分析获取引脚的时序信息计算出所在线网及单元的时序信息；根据引脚的时序和位置信息识别出关键引脚并计算出所在线网边界框；根据单元所在引脚的时序信息识别关键单元并根据单元初始中心点、边界框位置计算出新的中心点位置；将单元位置重定向至计算出的新位置以优化时序。本发明通过单元时序确定是否为关键单元，在线网的边界框确定关键单元新位置，并直接重定向至新位置，以较小的计算成本实现了时序的直接优化，同时能够兼容其它的时序优化手段，提升了时序收敛的速度和效果。

本发明提供的一种集成电路布局优化方法、装置及介质，该方法包括：在全局布局和合法化之后，读入标准单元实例、布局行及原始线网数据；根据所述布局行构建行内单元数据结构；对所述行内单元数据结构执行多次迭代的原子微调操作，每一次原子微调操作至少包括对待调整单元的假设位置移动、基于多目标综合代价函数评估所述位置移动的总增益、以及根据所述总增益的正负决定应用所述位置移动或回滚至移动前状态；从所述原子微调操作后的行内单元数据结构中提取预设类型的时序关键单元，并对其独立执行多次局部重排优化。本发明能够为先进工艺下的超大规模集成电路提供高效、高精度且可直接落地的物理设计自动化优化方案。