芯联越州集成电路制造（绍兴）有限公司

本申请涉及一种浮栅型存储单元结构及其制造方法。该存储单元包括半导体衬底、栅氧化层、浮栅多晶硅层、栅间介质层和控制栅多晶硅层，由控制栅同时承担字线选通功能，浮栅两侧形成有侧墙氧化层，控制栅顶部设有硬掩模层。制造方法依次包括薄膜堆叠生长、控制栅图形化刻蚀、侧墙形成与浮栅刻蚀、字线多晶硅沉积与研磨、高选择比完全刻蚀去除字线五个主要步骤。本申请通过去除独立字线结构，显著缩减了存储单元面积、提升了存储密度，同时降低了操作电压，外围电路无需高压器件；整个工艺仅增加一步刻蚀工序，与常规逻辑工艺完全兼容，工艺改造成本低、量产风险小，可广泛应用于各类嵌入式非易失性存储器中。