一种除法实现装置和FPGA

本发明实施例公开了一种除法实现装置和FPGA，装置包括：位宽检测单元，用于接收二进制的被除数和除数；计算除数的绝对值的实际有效位宽；路径决策单元，用于根据实际有效位宽与预设位宽阈值的比较结果生成路径选择信号；低位宽处理单元，用于在路径选择信号指示低位宽旁路子路径的情况下，基于倒数查找表获得除数的绝对值的第一倒数；高位宽处理单元，用于在路径选择信号指示高位宽牛顿修正子路径的情况下，基于倒数查找表获得除数的绝对值的最高K个有效位的第二倒数，并基于牛顿迭代法对第二倒数进行修正，得到第三倒数；商乘法单元，用于基于被除数、以及第一倒数或第三倒数计算得到商。本方案可实现自适应低功耗高吞吐的除法运算。