一种静态时序分析方法、装置及电子设备

本申请提供一种静态时序分析方法、装置及电子设备，应用于计算机技术领域，该方法在获取多个工艺角之后，基于每一个工艺角对目标电路模块进行静态时序分析，得到目标电路模块在每一个工艺角下的时序违例路径以及时序违例路径对应的时序裕量值，分别确定每一条时序违例路径对应的最差时序裕量值，并基于最差时序裕量值在多个工艺角中确定工艺角子集，且工艺角子集的工艺角数量小于多个工艺角的总数量，本方法可以对所需工艺角进行精简，减少最终用于电路设计的工艺角数量，降低时序分析过程中的计算资源消耗并显著缩短时序验证周期，有助于提高设计迭代效率。