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本公开大体涉及数据存储装置中的硬解码方法。本文所描述的各种实施方案涉及用于解码存储于非易失性存储装置中的数据的系统和方法，包含确定错误候选项并基于组件代码中的两个组件代码在相同错误候选项上达成一致，确定是否从所述错误候选项中发现至少一个第一错误候选项。另外，响应于在所述错误候选项中的一个处实施所建议校正，基于所述组件代码中的两个组件代码在相同错误候选项上达成一致，确定是否发现至少一个第二错误候选项。基于是否发现所述至少一个第一错误候选项或是否发现所述至少一个第二错误候选项中的至少一个，校正所述数据中的错误。

实施方式的半导体存储装置具备：第1芯片，包含具有第1区域及第2区域的衬底；及第2芯片，在Z方向上与第1芯片相接，经由设置在与第1芯片的边界区域的多个连接垫与第1芯片电连接；第2芯片包含：存储胞阵列，设置在第1区域，具有源极线、在比源极线更下方的位置沿第1方向彼此分开地设置的多个字线、及上端与源极线连接的存储器柱；多个接点，设置在第2区域，沿第1方向延伸，各自与多个连接垫中的任一个电连接；导电体图案，与多个接点的上端相接；及第1配线层，在导电体图案的上方延伸，与导电体图案电连接。

实施方式的半导体存储装置具备：第1芯片；及第2芯片，与第1芯片相接，且经由第1连接垫而与第1芯片电连接；第2芯片包含：存储单元阵列，设置于第1区域，且具有源极线、多个字线、及存储柱；第1接点，设置于第2区域，沿Z方向延伸，且与第1连接垫电连接；及第1配线，具有第1连接部分及第1延伸部分，所述第1连接部分与第1接点的上端电连接，所述第1延伸部分从第1连接部分的上端连续，在Z方向上的比源极线的上表面更靠上方的位置从第1连接部分延伸；第1连接部分具有将Z方向上的第1接点的上方的沟槽嵌埋至Z方向上的第1延伸部分的下表面的位置的形状，且第1连接部分的下表面位于Z方向上比源极线的上表面更靠下方的位置。

提供兼顾中断潜伏时间的减少与安全处理的非中断的存储器系统以及控制器。根据实施方式，存储器系统具备非易失性存储器与控制器。控制器具有提供与非易失性存储器相关的安全功能的安全块。安全块具备第一CPU与第二CPU。第一CPU执行与请求安全功能的外部的通信，受理在安全块内产生的中断，将请求所对应的安全处理作为一个任务，执行安全块内的任务管理，以使安全处理不中断地得以执行。第二CPU在第一CPU的控制下执行安全处理。