一种半导体晶圆多芯片测试布局与路径协同优化方法

本发明公开一种半导体晶圆多芯片测试布局与路径协同优化方法，涉及半导体晶圆测试技术领域，基于统一晶圆可测性状态矩阵和探针相对偏移拓扑图案，先通过多策略候选生成、硬约束预筛和约束规划求解获得字典序最优测试单元布局，再枚举可行下针锚点，结合贪婪初始化、CP‑SAT集合覆盖、局部精修及拓扑感知轨迹排序生成量产测试序列。该方法在禁测芯片零接触约束下，协同优化测试位数量、漏测数、重测数、下针次数及运动路径，提高晶圆测试效率与安全性。