一种基于FPGA的BiSS-C信号异步采集方法

本发明提供了一种基于FPGA的BiSS‑C信号异步采集方法，以BiSS‑C协议从机返回的SLO信号下降沿为异步采集触发基准，在一个数据位传输周期内利用过采样时钟对SLO信号连续采样获取多个采样点，并选取位于中间区域的连续半数采样点构成数据判决窗口，以避开信号两端的亚稳态区域；对数据判决窗口内采样点的电平进行统计并通过多数表决机制判决该数据位的输出电平，且本方法无需预先测量通道线路延迟，可适应不同通道的传输延迟，并抑制窄脉冲噪声和信号边沿抖动。