时钟管理结构、片上系统和电子设备

本申请涉及一种时钟管理结构、片上系统和电子设备，该时钟管理结构包括锁相环，以及，与锁相环连接的仲裁分频模块；锁相环部署于PHY内部；锁相环用于根据外部输入的时钟信号产生X条通道的锁相环时钟；仲裁分频模块用于对X条通道的锁相环时钟进行处理产生一个MAC接口时钟，并将MAC接口时钟同步至MAC接口以及各条通道对应的端口；其中，X表示PHY与MAC之间的多个端口对应的总通道数量。该时钟管理结构大大减少了SoC设计中跨时钟域设计，简化了SoC中的时钟结构，从而减少了SoC芯片的面积。