加速设备、系统及方法

本申请公开了一种加速设备、系统及方法，尤其涉及加速计算领域，包括控制状态寄存器模块被配置为存储每个计算子单元的读地址、写地址、读数据长度、写数据长度及读操作掩码；包过滤模块被配置为识别主机对目标存储区域的写访问请求，对写访问请求的有效载荷进行解析，以根据解析结果更新控制状态寄存器模块；直接存储器访问模块被配置为根据读地址和读数据长度读取输入数据，并在计算完成后根据写地址和写数据长度，将输出数据写回非目标存储区域；状态机模块被配置为通过计算快速互联输入输出协议向主机发送中断信号，以通知主机从非目标存储区域读取输出数据。因此，可以解决现有技术中数据传输延迟高的问题，达到降低数据传输延迟的技术效果。