模拟存内计算宏架构、数据处理方法及装置

本发明公开了一种模拟存内计算宏架构、数据处理方法及装置。该模拟存内计算宏架构包括：输入缓冲器，用于为输入特征提供初始驱动；若干级模拟存内计算核阵列，相邻两级模拟存内计算核阵列之间设置有动态缓冲器，动态缓冲器用于传递所述输入特征且为所述输入特征提供驱动；非初级模拟存内计算核阵列用于接收经上一级模拟存内计算核阵列和前序动态缓冲器的输入特征；与每级模拟存内计算核阵列相连的电容补偿阵列，所述电容补偿阵列用于对相应级的模拟存内计算核阵列中多位权重和输入特征执行向量运算。本申请有利于缓解模拟存内计算宏中驱动能力不足的问题，提升模拟存内计算宏的运行速度和算力。本发明可广泛应用于智能计算技术领域内。