一种基于队列的时钟频率偏差监测装置

本发明涉及集成电路验证技术领域，具体的说是一种基于队列的时钟频率偏差监测装置，包括初始化模块，用于设置模块相关的初始化数据；时钟事件捕获模块，用于实时监测时钟信号的边沿，获取该时刻的精确仿真时间；队列管理与参考模型模块，根据需要将时间戳信息存入动态队列；比较与报告模块，获取队列的大小，并实时将队列大小与告警上限和告警下限进行比较，根据比较结果输出对应的报告，本发明利用SystemVerilog队列的动态分配和高效操作特性，实时存储和处理时钟事件，支持长时间、多时钟域的连续监测，为现代数字集成电路的时钟验证提供了一种高效、可靠且低成本的解决方案，极大地提升了验证的完备性和自动化水平。