用于高速接口知识产权核的内建自测试电路及方法

本发明属于电子技术领域，提供了一种用于高速接口知识产权核的内建自测试电路及方法，该内建自测试电路包括：伪随机二进制序列生成器，用于生成对应码型数据；串行器，用于将码型数据转换为串行数据；信号收发单元；解串行器，用于对串行数据进行解串，得到解串数据和编码时钟信号；同步模块，用于根据编码时钟信号对解串数据进行延时补偿，并将延时补偿后的数据与伪随机二进制序列码型数据进行时间对齐，得到对齐后的数据对；比较器，用于对对齐后的数据对进行逻辑判决，并确定高速接口IP的内建自测试成功或失败。本发明所述内建自测试电路结构简单，不会额外占用凸点资源，提高了高速接口IP在BIST模式下的自测试效率和准确率。