伪双端口存储模块及读写冲突处理方法

本申请提供一种伪双端口存储模块及读写冲突处理方法，包括：伪双端口存储器、第一加法器、寄存器以及第二加法器；在当前时钟周期下，所述伪双端口存储器的输入端接入待写值时，所述寄存器输出当前时钟周期的读地址至所述第一加法器、所述第二加法器以及所述伪双端口存储器；所述第二加法器将所述读地址与所述伪双端口存储器的初始地址深度相加，得到目标写地址，并将所述目标写地址作为所述伪双端口存储器的写端口的输入；所述伪双端口存储器输出所述读地址对应的值，并在所述目标写地址中写入所述待写值，所述读地址与所述目标写地址不同。确保伪双端口存储器的读写端口始终访问的是不同的地址，从而实现了逻辑上的并发读写功能。