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기록
半导体装置
발명유효
15청구항 · 1 독립항
§ Ⅰ
개요
발명자
谷田雄司; 清水悠佳; 须藤建琉; 木下昂洋; 辻川友纪
IPC 분류
H10D 30/66 (2025.01)
在纵通道翅片构造的沟槽MOSFET中,确保短路耐量的同时降低接通电阻。半导体装置(1)具有:多个沟槽(2),其在俯视时在第一方向上具有长边方向、在第二方向上具有短边方向且在第二方向上排列有多个;第一导电型的第一源极区域(3),其至少一部分由多个沟槽(2)划分出;以及第二导电型的通道区域(5),其与第一源极区域(3)的下表面相接,且由多个沟槽(2)划分,通道区域(5)与主体区域(9)连接,并且在通道区域(5)中,通道电流沿纵方向流动,配置在沟槽(2)的内部的栅极电极(7)的第一方向的长度比JFET区域(8)的第一方向的长度长,JFET区域(8)的杂质浓度比漂移区域(10)的杂质浓度高,主体区域(9)以及JFET区域(8)的、从沟槽(2)的下部的深度方向的尺寸均比0.5μm大。