一种基于大语言模型的集成电路设计Verilog代码生成方法、装置、设备及介质

本申请公开了一种基于大语言模型的集成电路设计Verilog代码生成方法、装置、设备及介质，涉及计算机技术领域，包括：利用大语言模型对集成电路用户端的输入语言进行语义解析，基于得到的性能指标集合并利用正则表达式确定目标约束集合；并利用思维链技术推理生成候选架构方案，利用XGBoost回归模型对候选架构方案进行预测，基于指标预测结果和候选架构方案并利用非支配排序遗传算法确定目标架构方案；基于目标架构方案和预设代码模板库确定初始Verilog代码，基于集成电路用户端对应的代码风格特征对初始Verilog代码进行代码风格转换得到目标Verilog代码。提高集成电路设计的效率和可用性。