流水线紧耦合硬件在环验证方法、装置、设备及介质

本申请涉及一种流水线紧耦合硬件在环验证方法、装置、设备及介质，方法包括：RTL协处理器根据指令类型标识识别待执行运算逻辑，并基于第一源操作数、第二源操作数执行对应运算以生成运算结果，并通过周期计数器记录指令类型标识对应的实际执行周期数，结合16位线性反馈移位寄存器生成的伪随机数，若指令类型标识的总执行周期数达到或超过理论执行周期，则标记为一次时序违规；RTL协处理器将运算结果以及总执行周期数返回至RI SCV‑VP虚拟原型，在写回阶段根据目的寄存器标识运算结果写回至目的寄存器，并调用流水线时序模型的advance()函数对返回的总执行周期数进行校验，以更新系统总周期数。本申请在显著提升仿真速度，且不额外增加大量硬件资源消耗。