一种可配置卷积累加电路

本发明公开一种可配置卷积累加电路，属于集成电路与人工智能加速计算领域。本发明由乒乓配置寄存器、中间结果缓冲、地址与时序控制、并行累加单元、输出缓冲与控制以及时钟门控构成。在INT8/INT16/FP16及直接/Winograd模式下，对来自MAC阵列的部分和与中间结果缓冲回读值执行并行累加，结果经可配置的截断、舍入与饱和处理后，一路回写中间结果缓冲、一路写入输出缓冲，并记录饱和事件统计。输出侧采用VALID/READY与/或CREDIT流控，与下游握手并按配置返还信用，保障无丢数、可控背压的传输。在跨通道多次累加时，对首条带回读实施屏蔽以实现累加清零。本发明实现高吞吐并行累加、统一的多精度/多模式切换与稳定的流控，并提供可配置数值合法化与可观测的饱和计数。