一种芯片的强制测试信号生成电路

本申请涉及芯片测试技术领域，特别是涉及一种芯片的强制测试信号生成电路，该电路包括：交互接口对应的第一目标焊盘、第二目标焊盘、目标上拉电阻、第三目标三态门、第四目标三态门、上电复位信号、上电复位延迟信号、第三目标反相器和锁存器，通过上电复位信号及其自身延迟得到的上电复位延迟信号对强制测试信号的生成进行控制，无需借助其他信号，保证了强制测试信号能够及时响应生成需求，而且，以上电复位信号作为锁存器的时钟输入对交互接口接收的信号进行采样，使得交互接口接收的信号的电平需要维持一定时长才能准确采样到，提高了强制测试信号生成的可靠性。