数字扩频时钟电路和芯片

本申请公开一种数字扩频时钟电路和芯片。数字扩频时钟电路包括伪随机数生成器、频率扩展计数器和相位累加器。伪随机数生成器用于生成伪随机数；频率扩展计数器用于生成周期性变化的输出值；相位累加器用于基于输入值生成对应频率的分频时钟信号，相位累加器的输入端连接伪随机数生成器的输出端和频率扩展计数器的输出端。通过将伪随机数生成器生成的伪随机数与频率扩展计数器生成的输出值进行叠加，在进行频率扩展的基础上，引入伪随机数来对扩展的频率进行随机波动，从而使得扩展后的频率的分布更为分散，可进一步降低电路的EMI，提高电路运行性能。且由于使用数字电路技术，使用伪随机数生成器来引入随机较为简单，容易实现。