数字扩频时钟电路和芯片

本申请公开一种数字扩频时钟电路和芯片。数字扩频时钟电路包括伪随机数生成器、频率扩展计数器和相位累加器。伪随机数生成器，用于生成伪随机数；频率扩展计数器的输入端连接伪随机数生成器的输出端；相位累加器用于基于输入值生成对应频率的分频时钟信号，相位累加器的输入端连接频率扩展计数器的输出端。在频率扩展计数器的输入中引入随机变化，频率扩展计数器进行扩展后，相位累加器生成的分频时钟信号不再呈现严格的周期性变化，分频时钟信号具有随机波动，使得分频时钟信号的频率的分布更为分散，可进一步降低电路的EMI，提高电路运行性能。且由于使用数字电路技术，使用伪随机数生成器来引入随机较为简单，容易实现。