基于DDS的SerDes接收端抖动容限测试方法及系统

本发明涉及集成电路测试技术领域，尤其涉及一种基于DDS的SerDes接收端抖动容限测试方法及系统。利用DDS电路生成带有周期性抖动的时钟信号，对PLL的外部参考时钟进行抖动注入，因此DDS电路注入的抖动会叠加到PLL的输出时钟中，使与原始数据串化后的数据带可控的抖动特性。接收端解串化后的并行数据与原始数据计算误码率，通过调整PCW改变抖动，在误码率跳变大于预设阈值的情况下，确定当处在跳变前的PCW时接收端达到抖动容限。本发明通过在芯片内部构建可控抖动信号的生成与分析机制，实现对接收端抖动容限的量化测试，可应用于高端路由器、单槽位处理路由器等计算机制造，以及新一代移动通信基站设备、数字程控交换机等通信系统设备制造。