一种抑制闩锁效应的版图结构

本发明属于抗闩锁效应防护技术领域，涉及了一种抑制闩锁效应的版图结构。旨在解决在改善闩锁效应的同时也会增加版图单元面积，从而引起寄生电容的增加进而降低电路速度的问题。本发明包括P型衬底以及形成于P型衬底上的NMOS管，深N阱，形成于P型衬底中并环绕NMOS管，用于形成隔离阱区；P型重掺杂区，设置于NMOS管周围并与P型衬底相连，用于为NMOS管提供衬底接触；保护环，由N型重掺杂区构成，环绕设置于深N阱外围；其中，深N阱和保护环连接至电源，P型衬底与P型重掺杂区连接至地，使得深N阱与P型衬底之间形成的PN结在电源作用下处于反向偏置状态。本发明在不增加版图面积、不引入额外寄生电容的前提下，增强了集成电路的抗闩锁能力。