CNIPA.AI
검색으로 돌아가기
기록

针对主带芯片模块互连时钟线的训练减少

발명유효
23청구항 · 3 독립항
§ Ⅰ

개요

발명자

L·P·戈达瓦尔蒂; R·多迪; H·R·拉米雷迪; A·海德; U·蔚

IPC 분류

G06F 13/42 (2006.01)

各方面涉及针对主带芯片模块互连时钟线的训练减少。在一个示例中,一种方法包括:在管芯到管芯连接件的第一主带时钟线上将第一训练模式的迭代从第一管芯的模块传送到第二管芯的模块伙伴,管芯到管芯连接件包括边带、包含第一主带时钟线的主带和由至少第一主带时钟线支持的至少一个数据线。在第一训练模式的迭代完成之前,通过边带从模块伙伴接收自动结果,该自动结果指示成功接收到训练模式。响应于接收到自动结果来使用至少第一主带时钟线通过主带与模块伙伴传达数据。