基于低τ关键路径与热漂移补偿的芯粒封装结构设计方法

本发明提供了一种基于低τ关键路径与热漂移补偿的芯粒封装结构设计方法，该设计方法包括：利用封装级τ时延评价模型计算τ评价值；筛选出低τ关键路径；在低τ关键路径对应区域配置高于非关键路径区域的键合点密度和/或宽于非关键路径区域的互连线宽；在低τ关键路径的垂直投影区域或邻近区域布置热管理层；在低τ关键路径的同层邻近区域、垂直投影邻近区域或复制路径区域布置时延监测单元；在低τ关键路径的邻近区域布置温度传感单元；在低τ关键路径的供电网络邻近区域布置电压传感单元；设置时序补偿控制单元，用于执行时序补偿。能够降低低τ关键路径时延及其漂移敏感性，兼顾性能、成本与良率。