元の名称記録: 上海华虹宏力半导体制造有限公司

本发明公开了一种减少光学邻近效应校正迭代次数的方法。该方法首先通过对历史校正数据进行统计学习，建立一个偏置预存表。该表将不同类型的图形片段及其局部几何特征(如线宽和间距)映射至一个优化的特征偏置值。在进行校正时，首先对待校正版图的各片段查找预存表中对应的特征偏置值，进行一次预校正得到预处理版图，再将该预处理版图作为初始输入进行迭代计算。本发明通过提供一个更优的初始版图，有效减少了OPC迭代次数，缩短了运行时间，并提高了系统稳定性。

本发明公开了一种电压调节器的防上过冲辅助电路，电压调节器输出第一输出电压并包括栅极连接第一驱动电压的第一NMOS驱动管。防上过冲辅助电路包括：相镜像的第一和第二下拉路径和相镜像的第三至第五下拉路径，第一和第三下拉路径分别和电流源连接。第三至第五下拉路径并联后串联到第二下拉路径。相镜像的第一和第二上拉路径分别串联到第四和第五下拉路径。第三和第四下拉路径的NMOS管的栅极和第四下拉路径的NMOS管的栅极形成的第一节点之间分别连接有电阻以及和地之间分别连接有电容；第一节点通过第三电容连接到第一输出电压。第一上拉路径的PMOS管的漏极连接到第一PMOS管，第一PMOS管的漏极连接第六下拉路径，镜像的第七下拉路径连接第一驱动电压。

本发明公开了一种电压调节器的防下过冲辅助电路，电压调节器输出第一输出电压并包括栅极连接第一驱动电压的第一NMOS驱动管。防下过冲辅助电路包括：相镜像的第一和第二下拉路径和相镜像的第三至第五下拉路径，第一和第三下拉路径分别和电流源连接。第三至第五下拉路径并联后串联到第二下拉路径。相镜像的第一和第二上拉路径分别串联到第四和第五下拉路径。第三和第四下拉路径的NMOS管的栅极和第四下拉路径的NMOS管的栅极形成的第一节点之间分别连接有电阻以及和地之间分别连接有电容；第一节点通过第三电容连接到第一输出电压。第二上拉路径的PMOS管的漏极连接到第一PMOS管，第一PMOS管的漏极连接第一驱动电压。

本发明公开了一种电压调节器的防下过冲辅助电路，电压调节器输出第一输出电压并包括栅极连接第一驱动电压的第一PMOS驱动管。防下过冲辅助电路包括：相镜像的第一和第二下拉路径和相镜像的第三至第五下拉路径，第一和第三下拉路径分别和电流源连接。第三至第五下拉路径并联后串联到第二下拉路径。相镜像的第一和第二上拉路径分别串联到第四和第五下拉路径。第三和第四下拉路径的NMOS管的栅极和第四下拉路径的NMOS管的栅极形成的第一节点之间分别连接有电阻以及和地之间分别连接有电容；第一节点通过第三电容连接到第一输出电压。第二上拉路径的PMOS管的漏极连接到第二PMOS管，第二PMOS管的漏极连接第六下拉路径，镜像的第七下拉路径连接第一驱动电压。

本发明提供一种纳米级加热器结构及其制作方法。该纳米级加热器结构中，加热丝设置为芯片金属互连结构中通孔层内的导电塞，储液槽为邻近加热丝设置的、并形成于该金属互连结构上方的介质层内的凹槽。其制作方法利用标准半导体后道工艺，通过形成导电塞并刻蚀介质层，将加热器与储液槽集成于同一芯片。本发明将加热丝和储液槽直接集成于芯片内部，利用标准的后道互连工艺中的钨塞作为加热元件，无需昂贵的铂等贵金属材料，也无需额外的特殊溅射工艺和封装工序，从而极大地提高了系统的集成度，并显著降低了制造成本。

本发明公开了一种DTC LPCVD掺杂多晶硅刻蚀去除聚合物的方法，在半导体衬底中刻蚀形成深沟槽，淀积第一电极层、氧化硅层以及LPCVD多晶硅层；涂布光刻胶并图案化，对所述的LPCVD多晶硅层进行刻蚀以及过刻蚀；进行一次Ar及O氛围下的in‑situ聚合物轰击步骤；进行ASH机台工艺及湿法清洗步骤，去除光刻胶，清洗所述半导体衬底使其表面恢复洁净。本发明方法在使用高选择比HBr对LPCVD多晶硅刻蚀之后，增加一步Ar/O2氛围的in‑situ聚合物轰击步骤，使聚合物疏松/碎片化，使大分子的聚合物生成易挥发的小分子聚合物，避免了大分子聚合物在ASH机台受高温硬化；同时Ar惰性气体对底层氧化硅膜选择比高，不易造成损伤。经过轰击的PR表面变得粗糙，表面积增大，提升后续去胶步骤的去胶效率。

本发明提供一种超低功耗参考电压和上电复位组合电路及其工作方法，该组合电路包括带隙基准电压电路和上电复位电路。上电复位电路的输出端与带隙基准电压电路的启动控制端电性连接。上电复位电路被配置为：在电源上电期间产生用于启动带隙基准电压电路的复位信号，并在带隙基准电压电路启动后不消耗静态电流。本申请通过将一个无静态功耗的上电复位电路与带隙基准电压电路进行功能协同设计，利用其产生的瞬时复位信号替代传统的、可能持续消耗电流的启动电路，从根本上消除了启动电路在稳态工作下的功耗来源，显著降低了整个组合电路的静态功耗，适用于对功耗要求严苛的电子设备。

本发明提供了一种MOS管仿真电路及仿真方法，包括：MOS管、双极型晶体管、电压控制电流源和寄生电阻；电压控制电流源、寄生电阻串接在双极型晶体管的基极和集电极之间，MOS管的漏极端和衬底端分别连接MOS管的集电极和发射极，MOS管栅极接0.5V电压，源极端和双极型晶体管基极均接地，电压控制电流源的电流为I＝jrev*(exp(‑(‑VA+Bvrev)/(nrev*0.025)))，通过使MOS管仿真电路根据实测数据中的击穿电流进行拟合，得到拟合系数jrev、Bvrev、nrev及寄生电阻阻值。本发明能仿真MOS管仿真电路中的双极型晶体管集电极在高压偏置条件下的电流击穿特性，提高了仿真精度。

本发明提供了一种齐纳二极管的建模方法、器件模型及仿真方法，包括：提供标准齐纳二极管的器件子模型；定义pt_jtun＝temper+T_kelvin；定义tfac_ntun＝1+t_ntun1*pt+t_ntun2*pt*pt；定义tfac_rbv＝1+t_rbv1*pt+t_rbv2*pt*pt；计算ntun_final＝ntun_eff*tfac_ntun；计算jtun_final＝jtun_eff*pt_jtun**jtun_temp；计算r1＝rbv*tfac_rbv*max(v(n,p),0)+0.1。本发明提高了齐纳二极管被击穿后的电流和反偏漏电流的仿真精度。

本发明提供一种存储器操作方法，应用于包括多个分离栅浮栅器件的存储器阵列。该方法包括：对与待编程的目标存储部分连接的目标位线施加第一电压；对与目标字线上待进行编程抑制的至少第一和第二抑制存储部分连接的第一和第二位线，分别施加电平互不相同的第二电压和第三电压。本申请通过对不同位置的抑制位线施加分级的抑制电压，能够根据干扰强度进行精确抑制，有效降低了编程干扰，提高了编程精度和数据可靠性，并有助于降低操作功耗和器件应力。

本发明公开了一种时钟信号丢失检测电路，包括：高通滤波模块，输入端连接时钟信号，输出端输出第一电压信号。偶数个第一反相器串联形成的反相器链，反相器链的输入端连接第一电压信号。检测模块，包括：第一二极管和RC并联电路，第一二极管的阳极连接反相器链的输出端，第一二极管的阴极输出第二电压信号；RC并联电路连接在第二电压信号和地之间；第二电压信号作为第一检测信号，根据第二电压信号的大小判断时钟信号是否丢失。本发明不需要参考时钟即可实现对时钟信号丢失的检测。

本发明公开了一种DLL锁定检测模块，DLL的VCDL电路包括N级延迟单元，各级延迟单元输出各级时钟信号。DLL正确锁定时，第N级延迟单元输出的第N级时钟信号和时钟输入信号的相位相差一个周期。锁定检测模块用于在时钟输入信号的上升沿处实现如下检测：检测第1级时钟信号至第N‑1级时钟信号中的前一半的各级时钟信号的或运算结果并作为第一检测结果。检测第1级时钟信号至第N‑1级时钟信号中的后一半的各级时钟信号的与运算结果并作为第二检测结果。根据第一检测结果和第二检测结果输出锁定检测信号，如果第一检测结果为0以及第二检测结果为1，则锁定检测信号为第一值并表示DLL正确锁定。本发明能检测DLL锁定是否正确并从而排除非正确锁定。

本发明公开了一种DAC输入负载补偿电路，其能根据输入码自动调节补偿电流，使DAC参考电压在所有码字下的总输入电流保持恒定，包括：输入端，其用于接收DAC的输入码；解码逻辑单元，其与所述输入端连接，其根据所述输入码产生控制信号输出至可编程电阻模块；可编程电阻模块耦合至所述解码逻辑单元，并连接至DAC参考电压，其根据所述控制信号向DAC参考电压注入或抽取补偿电流；所述可编程电阻模块被配置为：补偿电流的大小与方向随输入码变化而变化。本发明能根据输入信号，精准补偿不同输入码字在参考电压上所产生的电流，使得DAC参考电压上的电流在所有输入码范围内都能保持平稳，实现DAC参考电压上输入负载与输入码无关，进而改善DAC性能。

本发明提供一种浓度补偿型超结结构及其形成方法。该方法包括：在外延层中刻蚀沟槽形成第一导电类型的掺杂柱后，在填充沟槽前，对该掺杂柱的侧壁上部区域执行带角度的同类型离子注入，以形成浓度补偿区。本发明通过在第一导电类型的掺杂柱上部增加局部掺杂浓度，有效补偿了因沟槽形貌导致的电荷失衡，该方法对工艺波动具有自适应性，在不改变复杂外延工艺的条件下，能够显著提升器件的击穿电压、拓宽工艺窗口并提高产品良率。

本发明提供一种提升穿通电压的高压集成电路隔离环结构，包括P型衬底、高压器件区和隔离环区。隔离环区包括P型埋层、分别位于该P型埋层两侧的两个N型埋层、以及位于该P型埋层和两个N型埋层下方的P型注入层，该P型注入层的掺杂浓度高于P型衬底。本发明通过在隔离环的埋层结构下方设置更高掺杂浓度的P型注入层，能够有效阻断P型衬底内的穿通电流路径，从而在不影响高压器件性能的前提下，显著提升隔离环的穿通电压，增强了集成电路的可靠性。

本发明提供一种芯片级加热器及其制作方法。该芯片级加热器包括：衬底、设置在衬底上的多晶硅加热丝、以及设置在多晶硅加热丝上方的介质层，其中在所述介质层中形成有储液槽。其制作方法包括：在衬底上形成多晶硅加热丝；在所述多晶硅加热丝上方形成介质层；并对所述介质层进行刻蚀以形成储液槽。本发明利用标准半导体前道工艺中的多晶硅作为加热元件，将加热器与储液槽集成于同一芯片，无需昂贵的贵金属材料及特殊溅射工艺，从而显著提高了系统集成度，简化了制造流程，大幅降低了生产成本，且与标准工艺完全兼容。