Original name record: 中国电子技术标准化研究院（（工业和信息化部电子工业标准化研究院）（工业和信息化部电子第四研究院））; 上海赛西科技发展有限责任公司

本发明提出了支持跨层级连测试与单芯粒自测试的3D结构芯粒测试布局设计方法，所述方法包含以下步骤：a.设计3D堆叠芯粒的测试点布局，每层芯粒采用六边形排布方式，使1个层内测试PIN连接同层6个信号PIN；同时设置垂直测试通道，使每层的层内测试PIN通过垂直互连结构连接相邻层的对应测试PIN。本发明适配了3D堆叠的测试全覆盖，通过“层内六边形布局+垂直测试通道”，解决了3D结构中“层间信号难以测试”的痛点，实现层内、层间、跨芯粒信号的全场景覆盖。

本发明提出了一种2D结构芯粒测试布局设计方法。这种方法通过设计每个测试点用六边形排布方式，使用一个测试PIN连接六个信号PIN，以减少信号引出端；通过设计具有开关功能的测试电路，实现对每个测试PIN的独立控制。设计测试过程，根据测试电路的控制信号，实现单个chiplet自测试和级连测试，从而判断信号连通性。在这种设计方法下，测试PIN与相邻的信号PIN等距排列，通过对单个测试PIN进行控制，能够逐个进行测试，并通过单一chiplet自测试后实施级连测试，以提高测试效率和精确性。此外，这种设计方式采用六边形的方式进行芯粒布局，提升了信号管脚覆盖，减少了测试PIN数量，并且提升了同等面积下的信号传输效率。