上海华虹宏力半导体制造有限公司

本发明提供一种基于自热效应的集成电阻模型构建方法，先获取电阻器件的基准电阻值R0和瞬时功耗，接着根据电阻器件的几何尺寸，引入等效热阻模型，获取电阻器件内部因自热引起的温度增量ΔT和等效工作温度，随后利用引入温度系数的电阻模型，对基准电阻值R0进行温度修正，得到修正电阻值R1，随后重新获取通过电阻器件的瞬时电流和瞬时功耗，最后循环执行获取功耗—获取热阻—获取温度增量—电阻修正的步骤，以形成闭环求解过程，直至电阻器件的修正电阻值R1、瞬时电流以及温度增量ΔT达到稳定状态。本申请从能量与热效应角度进行系统建模，提高了不同尺寸的电阻器件电压非线性特性的建模一致性和模型拟合稳定性。

本申请涉及半导体制造技术领域，特别涉及一种优化Nord Flash字线氧化层均匀性的方法。针对现有工艺中通过沉积厚氧化层再经平坦化与湿法刻蚀减薄形成字线氧化层，导致厚度均匀性差、易产生字线点蚀或接触电阻偏大的问题，本发明在形成字线凹槽后，直接沉积目标厚度的第一氧化层作为字线氧化层，并依次形成牺牲保护层和第二氧化层；经平坦化显露保护层后，利用保护层与氧化层的高刻蚀选择比进行第一刻蚀，使凹槽底部的字线氧化层免受侵蚀；最后在后续存储单元制造流程中去除该保护层。本发明将字线氧化层厚度仅由单次沉积工艺决定，显著提升了片内、片间及晶圆间的厚度均匀性，且保护层可随原有工艺步骤原位移除，无需额外掩模或刻蚀工序，与现有工艺高度兼容。

本发明提供一种基于NORD闪存工艺的PIP电容结构及其制造方法。所述结构包括：衬底及隔离结构；第一导电结构，位于隔离结构之上并界定出沟槽区域；绝缘介质组件，位于沟槽侧壁；第二导电结构，填充于沟槽内。所述制造方法包括：在衬底中形成隔离结构；在隔离结构上形成叠层；图案化叠层以形成沟槽；在沟槽侧壁形成绝缘介质组件；在沟槽内填充第二导电材料。本发明利用NORD工艺自对准特性，无需额外光罩，降低了制造成本，并利用隔离结构有效降低了对衬底的寄生电容，具有高密度和高可靠性。

本发明公开了一种栅氧质量优化方法，包括：提供半导体衬底并在半导体衬底的表面形成含硅消耗层，半导体衬底中含有硅元素和不能被完全氧化的元素，含硅消耗层所含元素都能被完全氧化；进行热氧化形成栅氧化层，热氧化将含硅消耗层完全氧化以及对半导体衬底表面不氧化或部分氧化，通过对含硅消耗层的热氧化来消除直接对半导体衬底进行热氧化时在半导体衬底和栅氧化层的界面处形成的由半导体衬底中不被完全氧化的元素形成的界面缺陷；在NO气氛下对栅氧化层进行退火，通过退火将N扩散到半导体衬底和栅氧化层的界面以部分分解界面缺陷。本发明能降低界面缺陷，从而能优化栅氧质量。

本发明公开了一种平面栅SJ MOS ESD结构制备方法，包括以下步骤：1）沉积步骤：在衬底上沉积第一指定厚度的氧化层和第二指定厚度的ESD多晶硅层；2）干法刻蚀步骤：采用多晶硅刻蚀机台进行干法刻蚀，去除非ESD区域的ESD多晶硅层，使拐角处保留较厚氧化层；3）湿法刻蚀步骤：采用湿法刻蚀，将ESD氧化层全部去除；4）阻挡层沉积步骤：采用化学气相沉积工艺沉积第三指定厚度的氧化层，作为后续离子注入的阻挡层。本发明采用干法刻蚀与湿法刻蚀组合的双刻蚀工艺，干法刻蚀精准去除非 ESD 区域 ESD Upoly 并保留拐角厚氧化层，减少湿法刻蚀侧掏；湿法刻蚀彻底去除 ESD OX，消除 ESD Upoly 残留基础；最后沉积薄氧化层作为阻挡层，兼顾工艺稳定性与器件性能。

本发明涉及半导体制造技术领域，特别涉及一种改善多晶硅刻蚀负载效应的工艺集成方法。该方法包括：在待刻蚀层上形成定义出功能图形和位于图形稀疏区域的牺牲图形的第一掩膜图形，以减小图形密度差异；刻蚀待刻蚀层，同步形成功能元件和牺牲元件；形成覆盖功能元件并暴露牺牲元件的第二掩膜层；以第二掩膜层为掩膜，采用各向同性且对牺牲元件具有高选择比的刻蚀工艺，去除牺牲元件。本发明通过引入牺牲图形有效改善了刻蚀均匀性和元件形貌精度，同时利用保护掩膜与选择性各向同性刻蚀相结合的方式，实现了牺牲图形的无损、干净去除，工艺集成度高，与标准半导体工艺兼容，可显著提升器件的电学性能与可靠性。

本发明公开了一种深沟槽隔离结构，包括：半导体衬底；深沟槽，形成在半导体衬底内，深沟槽包括两个分段沟槽，分段沟槽的端部位于高压器件的高压结旁边；隔离介质层，包括形成在深沟槽的底部和侧壁的介质层以及两个分段沟槽的相邻端部之间的半导体衬底所包含的衬底材料被氧化后形成的隔离氧化物；多晶硅，填充在隔离介质层形成后的深沟槽内部。本发明形成深沟槽时高压器件的高压结旁边的衬底材料不予刻蚀，将保留的衬底材料完全氧化成隔离氧化物再填充多晶硅，这样使得高压结旁边被隔离氧化物占据，不会在DTI内部形成环形多晶硅，进而深沟槽内器件加高压时预置在N‑P结的氧化层不会产生高压感应电势，高压结的击穿电压不会受影响，保证了高压器件的BV特性不受影响。

本发明提供了一种判断是否弱编程引起数据保持失效的测试方法，包括：向闪存单元写入数据，对闪存单元进行老化模拟；读取闪存单元中存储的数据，将读出电流与第一标准电流进行比较，以得到第一合格品和第一不合格品；降低第一标准电流的值得到第二标准电流，将第一合格品的读出电流与第二标准电流进行对比，得到第二合格品和第二不合格品，记录第二不合格品的第一次失效闪存单元的地址；对通过开路测试和短路测试后的第二不合格品，再次将读取电流与第一参考电流进行对比，如果失效，记录第二不合格品的第二次失效闪存单元的地址；判断第二次失效闪存单元的地址是否与第一次相同，如果相同，则判断闪存单元为弱编程引起数据保持失效。

本发明提供一种半导体器件的制造方法及半导体器件。制造方法包括：在具有深阱的衬底中形成存储管阱和选择管阱；在各自阱区上分别形成栅极并制作侧墙；在侧墙形成后进行轻掺杂漏和重掺杂区注入。其中轻掺杂漏注入包含第一角度及更大的第二角度注入。本发明将轻掺杂漏移至侧墙后注入，实现存储单元与逻辑区器件性能的独立调节；利用大小角度叠加注入，克服了由于存储管与选择管间距狭小对大角度注入造成的物理遮挡，使器件外侧轻掺杂漏能够有效延伸至栅极下方，优化了电学性能与可靠性。

本发明公开了一种垂直通道超级结氮化镓器件元胞结构及其制造方法，所述垂直通道超级结氮化镓器件元胞结构，包括：位于衬底上的GaN层；位于所述GaN层中间隔排列的AlGaN势垒层；位于所述两个AlGaN势垒层之间所述GaN层中的P型GaN势垒层；介质层形成在GaN层、AlGaN势垒层和P型GaN势垒层上；源极电极与相邻AlGaN势垒层两外侧的GaN层电连接；栅极电极与P型GaN势垒层电连接；漏极电极形成在元胞结构背面。本发明通过多通道设计提高电流密度，通过垂直结构避免P型GaN图形化，降低工艺难度和成本，同时实现高耐压和低导通电阻。

本发明公开了一种沟槽栅半导体器件，包括：形成于第一导电类型掺杂的第一外延层中的第一沟槽，在第一沟槽中填充有第二导电类型掺杂的第二外延层。在第二外延层中形成有第二沟槽。在第二沟槽的内侧表面形成有栅氧化层，在第一沟槽的底部表面上的第二外延层被部分氧化且由保留第二外延层作为第二沟槽底部的保护层。在第二沟槽中填充有栅极导电材料层。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明不需采用离子注入就能在沟槽栅底部形成和漂移区掺杂类型相反的保护层，能实现降低沟槽栅底部区域的电场的同时还能避免离子注入形成保护层时所带来的晶格缺陷。

本发明公开了一种屏蔽栅半导体器件，包括：沟槽以及形成于沟槽中的源极导电材料层。沟槽形成于第一导电类型掺杂的第一外延层中，源极导电材料层和沟槽的侧面之间间隔有屏蔽介质层。源极导电材料层的顶部连接到由正面金属层组成的源极。在沟槽的底部的第一外延层中形成有第二导电类型掺杂的保护层，保护层将沟槽的底部表面包覆用以降低沟槽的底部表面处的电场强度。源极导电材料层的底部表面至少穿过沟槽的底部表面以和保护层接触，保护层通过源极导电材料层连接到源极。本发明还公开了一种屏蔽栅半导体器件的制造方法。本发明能在栅极结构的沟槽底部形成保护层以将沟槽底部的电场强度的同时还能在不增加芯片面积的条件下将保护层连接到固定电极。