一种低噪声高压LDO稳压芯片电性测试方法

本发明公开了一种低噪声高压LDO稳压芯片电性测试方法，属于集成电路电性测试技术领域。将待测低噪声高压LDO稳压芯片接入包含高压输入端口、低压输出端口、参考地端口、使能端口和可编程负载端口的测试夹具；对参考地端口施加二进制加权扰动电流序列，同时对高压输入端口施加阶梯式电压斜坡，并通过可编程负载端口动态切换负载档位；同步采集低压输出端口的输出电压噪声信号、静态电流信号和相位裕度探测信号；将三组信号按采样时刻对齐生成三通道联合状态流，截取扰动注入前、扰动注入中、扰动注入后的片段；根据三个片段之间的信号变化量确定电性测试结果。该方法能够同步获得多参数在动态扰动下的关联状态，并实现漏电通道和短路通道定位。