一种高分辨率的数控延时线电路架构

本发明属于集成电路设计领域,公开了一种高分辨率的数控延时线电路架构，该架构包括至少一个粗调延时单元和至少一个微调延时单元，二者级联连接。微调延时单元由多个并联的可配置延时支路构成，每条支路由一个控制开关和一个反相器串联组成。通过数字控制字选择导通不同数量的支路，改变总等效导通电阻和负载电容，实现细粒度的延时调节。微调单元的延时调节范围等于一个粗调单元的最小步长，通过增加并联反相器数量可提高分辨率，并有效控制延时线性度。该架构具有高分辨率、优良的线性度、低功耗和低面积优势，适用于延迟锁定环、高速串行接口和片上测试电路等应用场景。