原始名称记载: 长江存储科技有限责任公司

本公开实施例提供一种读出放大器，包括：预充电单元、读出单元、第一开关单元和第二开关单元；预充电单元，耦接存储单元的第一位线和存储单元的第二位线；读出单元，包括第一节点、第二节点、第三节点以及第四节点；其中，电源电压端耦接至第一节点，电源电压端耦接至第三节点；第一开关单元，耦接电源电压端和第二节点；第二开关单元，耦接电源电压端和第四节点；其中，读出放大器中第二节点和第四节点在放电阶段耦接至相同的电位。

在某些方面中，一种存储器装置包括存储器单元块以及耦合到所述存储器单元块的外围电路。所述外围电路被配置为：在擦除操作中，预擦除所述存储器单元块；在预擦除所述存储器单元块之后，对所述存储器单元块进行编程；以及在对所述存储器单元块进行编程之后，擦除所述存储器单元块。

本申请实施例公开了一种非易失性存储器及数据擦除方法。存储器包括多个存储单元串，每个存储单元串包括串接的选择栅晶体管和存储单元。方法包括：向待进行擦除操作的存储单元串施加具有台阶状上升的电压波形的台阶擦除电压；在台阶擦除电压从其中间电平升高至其峰值电平期间，将选择栅晶体管的电压从其起始电平升高至其预定峰值电平，并将预定区域的电压从其起始电平升高至其预定峰值电平，从而在存储单元串中生成栅极感应漏极泄漏电流，预定区域邻近选择栅晶体管，并包括至少一个存储单元。通过对选择栅晶体管和邻近选择栅晶体管的预定区域施加偏置电压，可在存储单元串的沟道中生成栅极感应漏极泄漏电流，实现有效地数据擦除。

本公开实施例提供了一种存储器装置及其操作方法、存储器系统、存储介质；存储器装置包括存储单元阵列及外围电路；存储单元阵列包括多个存储块；每个存储块包括多个存储单元及多条字线；外围电路被配置为：对选定字线耦接的存储单元执行第一读取操作时，在第一字线上施加第一通过电压，在第二字线上施加第二通过电压，以及在第三字线上施加第三通过电压；第一字线为物理位置处于选定字线上、下的各至少一条字线；第二字线和第三字线均为物理位置处于第一字线远离选定字线一侧的字线，第二字线耦接的存储单元为已编程的存储单元，第三字线耦接的存储单元为未编程的存储单元；第一通过电压、第二通过电压以及第三通过电压均不相同。

在某些方面中，一种三维(3D)存储器器件包括第一半导体结构和与第一半导体结构键合的第二半导体结构。第一半导体结构包括NAND存储器串的阵列、与NAND存储器串的阵列的源极端接触的半导体层、与半导体层对准的非导电层、以及非导电层中的接触结构。非导电层使接触结构与半导体层电绝缘。第二半导体结构包括晶体管。

公开了示例存储器件、电路和用于存储器件中的电压控制的方法。一个示例电路包括一个或多个电荷泵；以及参考电压生成电路，所述参考电压生成电路被配置为调整所述一个或多个电荷泵的输出电压的改变速率，其中，所述一个或多个电荷泵的输出电压包括多个上升阶段，所述多个上升阶段之间的上升速率不同。

本公开提供了一种存储器的操作方法、存储器及存储系统，涉及半导体芯片技术领域。方法包括：在第一操作阶段，响应于第一电平信号，将字线电压抬升至第一电压，将选择线电压抬升至第二电压，在第二操作阶段，响应于第二电平信号，将字线和选择线设置为浮置状态。本公开旨在改善存储器功耗较高的问题。

本申请实施例提供了一种半导体结构及其制造方法、存储器系统。该半导体结构包括：第一堆叠结构、第二堆叠结构、半导体层、第一阶梯结构、第二阶梯结构以及连接结构。其中，第二堆叠结构位于第一堆叠结构的一侧。半导体层位于第一堆叠结构与第二堆叠结构之间。第一阶梯结构位于第一堆叠结构中，并包括沿周向方向分布的多个第一台阶结构。第二阶梯结构位于第二堆叠结构中，并包括沿周向方向分布的多个第二台阶结构。连接结构沿第一堆叠结构和第二堆叠结构的堆叠方向延伸，并与一个第一台阶结构和一个第二台阶结构连接。

本申请实施例提供了一种半导体结构及其制造方法、存储器系统。该半导体结构包括：第一堆叠结构、第二堆叠结构、半导体层、第一栅线隔离结构以及第二栅线隔离结构。其中，第二堆叠结构位于第一堆叠结构的一侧，半导体层位于第一堆叠结构与第二堆叠结构之间，第一栅线隔离结构沿第一堆叠结构和第二堆叠结构的堆叠方向穿过第二堆叠结构、半导体层以及第一堆叠结构，并沿第一方向延伸，第二栅线隔离结构沿堆叠方向穿过第二堆叠结构和第一堆叠结构，并沿第一方向延伸，其中，第二栅线隔离结构位于在与第一方向相交的第二方向上相邻的第一栅线隔离结构之间。

公开了用于存储系统中的数据迁移的示例系统和方法。一个示例方法包括由存储系统的存储器控制器接收包括第一逻辑地址和第二逻辑地址的命令。响应于该命令，基于数据与第一逻辑地址的对应关系来建立数据与第二逻辑地址的相对关系。基于命令来重新分配第一逻辑地址。

提供了用于管理存储器器件中的半导体结构的布局的方法、器件和系统。在一方面，存储器器件包括第一半导体结构和第二半导体结构。第一半导体结构包括第一存储块，并且第二半导体结构包括驱动器电路。第一半导体结构和第二半导体结构沿第一方向堆叠。驱动器电路在垂直于第一方向的平面图中与第一存储块至少部分地重叠。

提供了用于管理半导体装置中的缝隙结构的系统、装置和方法。在一方面，半导体装置包括第一堆叠结构和电容器结构，所述第一堆叠结构具有交错的第一导电层和第一电介质层，所述电容器结构沿第一方向延伸穿过第一堆叠结构。电容器结构包括内电极层、铁电层、和多个外电极。相邻外电极沿第一方向布置且彼此隔离。半导体装置包括缝隙结构。缝隙结构的一部分沿垂直于第一方向的第二方向部分地延伸到第一堆叠结构中。半导体装置包括与第一堆叠结构相邻的第二堆叠结构。第二堆叠结构包括与第二电介质层交错的第一导电层。

在某些方面中，一种存储装置包括：存储单元的阵列；字线，分别耦合到所述存储单元的行；以及外围电路，通过所述字线耦合到所述存储单元的阵列。每个存储单元被设置为2个最终级别中的与一段N比特数据对应的一个最终级别，其中，N是大于2的整数。所述外围电路被配置为：在第一遍中，对所述存储单元的所述行中的选择行进行编程，使得选择的行中的所述存储单元被设置为k个中间级别，其中，k是不大于2的整数。所述外围电路还被配置为：在所述第一遍之后，将单个电压脉冲施加到所述字线中的耦合到所述存储单元的所述选择行的选择字线，其中，所述单个电压脉冲的幅度随时间改变。所述外围电路还被配置为：在施加所述单个电压脉冲之后，在第二遍中，对所述存储单元的所述选择行进行编程，使得选择的行中的所述存储单元被设置为所述2个最终级别。

本申请实施方式提供了一种半导体结构、半导体结构的制备方法、以及存储系统，其中，半导体结构包括第一结构，第一结构包括第一导电线组和第一延伸结构；多个第一导电线组沿第一方向间隔排布，第一导电线组包括沿第二方向延伸的第一导电线；第一延伸结构位于第一导电线组沿第三方向的一侧并包括第一导电层，第一导电层沿第一方向延伸且与第一导电线隔离，其中，分别位于相邻第一导电线组一侧的第一导电层间隔；其中，第一方向、第二方向和第三方向两两相交。

本申请实施方式提供了一种半导体结构、半导体结构的制备方法、以及存储系统，其中，半导体结构包括：第一导电线组，多个第一导电线组沿第一方向间隔排布，第一导电线组包括沿第二方向延伸的第一导电线；第一延伸结构，多个第一延伸结构位于第一导电线组沿第三方向的一侧，且多个第一延伸结构沿第二方向间隔排布；以及第一接触结构；其中，第一导电线包括：第一导电部和第二导电部，分别在第二方向上位于不同的相邻第一延伸结构之间，第二导电部沿第二方向的尺寸大于第一导电部沿第二方向的尺寸；其中，第一接触结构位于第二导电部沿第三方向的一侧且与第二导电部连接；其中，第一方向、第二方向和第三方向两两相交。

本公开内容的各方面提供了一种用于半导体设备制造的方法。该方法包括：通过对第一管芯的第一侧进行处理来在层叠置体中形成端部在第一层中的垂直结构。与第二层相比，第一层对于层叠置体具有更好的蚀刻选择性。该方法还包括：通过对第一管芯的与第一侧相对的第二侧进行处理来用第二层替换第一层。

本申请实施方式提供一种半导体器件及其制备方法、一种存储器系统，其中半导体器件包括连接层、叠层结构和第一接触结构。叠层结构沿第一方向位于连接层的一侧。第一接触结构包括第一介质填充部以及围绕第一介质填充部的第一导电层，其中第一介质填充部和第一导电层均沿第一方向在叠层结构中延伸，并与连接层接触。

本申请提供了一种半导体结构及其制造方法、存储系统。半导体结构包括连接结构、第一沟道结构和连接部。第一沟道结构包括沿第一方向延伸的第一沟道层和环绕第一沟道层的第一功能层。第一功能层包括在第一方向上间隔排布的第一子部分和第二子部分。第一子部分位于第一沟道层与连接结构之间。连接部位于第一子部分和第二子部分之间，并与第一沟道层和连接结构接触。第一方向与第二方向相交。

本公开涉及半导体技术领域，尤其是涉及一种芯片封装结构及芯片封装方法。芯片封装结构包括封装基板、第一导热部以及至少一个芯片，所述第一导热部嵌设于所述封装基板；至少一个所述芯片嵌设于所述封装基板，所述芯片与所述第一导热部接触。通过将第一导热部和至少一个芯片嵌设于封装基板，且芯片与第一导热部接触，能够增强对芯片的散热效果，有利于降低芯片封装结构内部的温度，改善散热性能，提高运行效率，延长使用寿命。同时，由于嵌设于封装基板内的芯片不会占用芯片封装结构的厚度方向的尺寸，有利于芯片封装结构的薄型化。

提供了用于管理半导体装置中的电容器的系统、装置和方法。在一方面，一种半导体装置包括电容器和对应于电容器的半导体主体。半导体主体各自包括耦合到电容器中的相应一个电容器的端部的第一端。半导体装置包括环形导电结构，环形导电结构包括一对线区段和与一对线区段的端部邻接的一对端部区段。一对线区段耦合到半导体主体的第二端。一对端部区段耦合到控制电路。