一种延迟锁相环、时钟同步电路和存储器

本公开实施例提供了一种延迟锁相环、时钟同步电路和存储器，该延迟锁相环包括：时钟产生模块，配置为基于差分时钟信号生成并输出第一时钟信号和第二时钟信号；第一延迟线，配置为接收对第一时钟信号进行延迟处理，得到第一同步时钟信号；第二延迟线，配置为对第二时钟信号进行延迟处理，得到第二同步时钟信号；分相模块，配置为接收第一同步时钟信号和第二同步时钟信号；对第一同步时钟信号和第二同步时钟信号进行分相处理，得到第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号。这样，本公开实施例中延迟锁相环的延迟线数量较少，不仅减少电路面积，还改善信号相位误差。