台湾积体电路制造股份有限公司

一种清洁溶液包括：具有25 > δ> 13、25 > δ> 3、及30 > δ> 4的Hansen溶解度参数的第一溶剂；具有‑11 < pKa < 4的酸解离常数的酸、或具有40 > pKa > 9.5的酸解离常数的碱；及非离子界面活性剂。非离子界面活性剂为选自由以下组成的群的一或多个、、、、、、、、、、、，其中n为1～10。

一种电路测试方法，包含：取得集成电路的测试数据，其中测试数据用以记录多个逻辑电路及多个记忆电路进行扫描测试时的至少一个测试特征；分析测试数据，以将所述多个记忆电路的每一者分类至多个测试群中的其中一者，其中所述多个记忆电路的多个第一记忆电路被分类至所述多个测试群中的第一测试群；以及根据所述多个记忆电路的分类结果及测试数据，产生测试信号及多个控制信号。测试信号用以对集成电路进行扫描测试。所述多个控制信号用以控制所述多个第一记忆电路，以在进行扫描测试时，所述多个第一记忆电路中同时被致能的数量是被限制低于第一致能上限。

本申请的实施例涉及集成电路（IC）器件及其制造方法。集成电路器件包括具有相同SUC配置的子电路单位单元（SUC）的阵列。SUC配置包括第一数量的P型有源区和不同数量的第二数量的N型有源区。SUC的阵列包括：配置模拟电路的第一子电路的第一SUC，配置模拟电路的第二子电路的第二SUC，第二子电路不同于第一子电路。

本申请的实施例公开了半导体器件及其操作方法。半导体器件包括：第一存储器阵列，包括多个第一标称存储器单元、多个第一参考存储器单元和多个第二参考存储器单元；第二存储器阵列，包括多个第二标称存储器单元、多个第三参考存储器单元和多个第四参考存储器单元；输入/输出(I/O)电路，沿第一横向方向物理地插入在第一存储器阵列和第二存储器阵列之间；以及控制器，可操作地耦合到I/O电路、第一存储器阵列和第二存储器阵列。基于多个控制信号，控制器被配置为从第三参考存储器单元、第四参考存储器单元或第二标称存储器单元中的一个选择参考信号，从而允许I/O电路感测来自第一标称存储器单元中的一个的数据信号。

本申请的实施例涉及倍频电路及其操作方法。倍频电路包括：电阻器件和开关器件的并联布置、包括耦合到并联布置的第一端子的第一端的电流路径、配置为输出电流的电流源、耦合在电流路径的第二端和电流源之间的开关电路、以及包括输出端子和耦合到开关电路的输入端子的电压感测电路。电路被配置为基于从开关电路输出的第一电压电平与电流路径传导电流和开关器件处于闭合状态的同时发生、以及从开关电路输出的第二电压电与电流路径传导电流和开关器件处于断开状态同发生时，在电压感测电路输出端子输出信号。

半导体结构包括器件层和互连结构。器件层包括第一单元的第一有源区域、共享第一有源区域的第一晶体管和第二晶体管、与第一单元邻接的第二单元的第二有源区域、和共享第二有源区域的第三晶体管和第四晶体管。互连结构包括沿第二方向延伸并且电耦接到第二晶体管和第四晶体管的源极/漏极区域的第一接合焊盘、电耦接到第一晶体管的源极/漏极区域的第二接合焊盘、沿第一方向在第二单元之上延伸并且电耦接到第一接合焊盘的第一金属线、以及沿第一方向在第一单元之上延伸并且电耦接到第二接合焊盘和第三晶体管的源极/漏极区域电耦合的第二金属线。本公开的实施例还提供了存储器阵列和形成半导体结构的方法。

本公开的实施例涉及一种半导体器件、布局和形成存储器件的方法。本公开的实施例涉及包含双面位线与正面字线的一次性可程序化（OTP）存储器件。在某些实施例中，位线可配置于第一正面互连层（M0）与第一背面互连层（BM0）之上。在某些实施例中，存储器件包含配置于一或多个背面互连层的背面电源轨。在某些实施例中，第一背面互连层（BM0）内的背面位线与背面电源轨与第一正面互连层（M0）内字线的布局配置呈平行排列。此双面位线布局可降低局部位线电阻。位线/电源线与字线的平行布局，使存储器件得以实现读取窗口并提升效能。

集成芯片包括阻挡层，阻挡层包括位于半导体衬底上方的第一导电材料。集成芯片包括下部电极层，下部电极层包括位于阻挡层上方的与第一导电材料不同的第二导电材料。集成芯片包括位于下部电极层上方的介电层。集成芯片包括位于介电层上方的上部电极层。集成芯片包括密封层，密封层包括密封上部电极层、介电层、下部电极层和阻挡层的第一介电材料。集成芯片包括间隔件层，间隔件层包括位于阻挡层的上表面上的与第一介电材料不同的第二介电材料。密封层通过间隔件层与下部电极层的侧壁、介电层的侧壁和上部电极层的侧壁间隔开。本申请的实施例还涉及集成芯片及其形成方法。

在一些实施例中，提供集成电路。集成电路包括沿着半导体衬底配置的晶体管、覆盖晶体管的互连结构、以及覆盖晶体管并通过互连结构耦合至晶体管的存储器单元。互连结构包括分别配置在多个导电互连层中的多个导线、以及多个导电通孔。存储器单元包括多个电阻变化元件，该多个电阻变化元件通过互连结构彼此耦合，并垂直地配置在多个导电互连层的第一导电互连层和第二导电互连层之间，第二导电互连层覆盖并邻接第一导电互连层。本发明的实施例还提供了一种制造集成电路的方法。

一种半导体制造方法及半导体装置，该方法包括：在一基体上方形成交替的纳米结构通道与牺牲层的一堆叠；形成延伸穿过该堆叠的一源极/漏极开口；通过使一第一气体在该源极/漏极开口中流动而在所述纳米结构通道上形成各自的第一介电层；通过使包括该第一气体及一第二气体的一第一气体混合物在该源极/漏极开口中流动而在所述牺牲层上形成第二介电层；通过使包括该第一气体及一第三气体的一第二气体混合物在该源极/漏极开口中流动而自所述牺牲层移除所述第二介电层；在移除所述第二介电层之后，通过使所述牺牲层凹入而形成内间隔体开口；以及在所述内间隔体开口中形成内间隔体。

本发明提供一种半导体结构及其形成方法，该结构具有设置在衬底上的多个沟道和连接至多个沟道的源极/漏极。源极/漏极包括第一层和位于第一层上方的第二层。该结构还包括位于源极/漏极上方的CESL和位于CESL上方的ILD层。该方法还包括翻转结构以使衬底的背侧朝上，以及在衬底的背侧上方沉积介电层。该方法还包括使用蚀刻剂气体执行蚀刻工艺以形成沟槽，沟槽延伸穿过介电层和衬底以暴露源极/漏极。蚀刻剂气体可以包括含硫气体。在蚀刻工艺期间，蚀刻剂气体与由沟槽暴露的材料反应，以在沟槽内形成钝化层，钝化层抑制源极/漏极的蚀刻。

制造半导体器件的方法包括形成沿着第一方向布置的多个间隔开的沟道区域的第一堆叠件和第二堆叠件。绝缘层设置在第一堆叠件和第二堆叠件之间的衬底中。具有第一电导率的源极/漏极区域沿着第三方向形成在第一堆叠件和第二堆叠件之间。在与第一主表面相对的第二主表面中形成开口，开口暴露源极/漏极区域的部分。在开口中的源极/漏极区域上方形成具有第二电导率的外延层。第一电导率和第二电导率不同。介电衬里层形成在外延层和开口的侧壁上方。去除外延层上方的介电衬里层的部分，暴露外延层，并且在外延层上方形成导电填充层，填充开口。本公开的实施例还涉及半导体器件。

方法包括接收具有前侧和背侧的衬底；在衬底的前侧上形成源极/漏极和栅极结构，栅极结构包括栅极介电层、栅电极和设置在栅电极的侧壁上的栅极间隔件，其中栅极介电层的介电常数大于栅极间隔件的介电常数；在衬底的背侧上方形成盖层；图案化盖层，以在其中形成盖层开口，该盖层开口暴露与源极/漏极重叠的衬底的部分；通过使用盖层图案化衬底的暴露部分，在衬底中形成暴露源极/漏极的背侧源极/漏极通孔开口；通过引入两种不同的物质，从衬底的背侧对源极/漏极执行背侧离子注入工艺；以及在背侧源极/漏极通孔开口中形成背侧源极/漏极通孔。本公开的实施例还涉及形成半导体器件的方法。

提供了半导体结构及其形成方法。半导体结构包括：晶体管，晶体管包括：多个纳米结构，设置在基底区域上方；隔离部件，设置在基底区域旁边；源极/漏极部件，耦合至多个纳米结构；栅极结构，包括包裹多个纳米结构的第一部分和位于隔离结构上方的第二部分；第一栅极隔离结构和第二栅极隔离结构，配置为将栅极结构切割成段，第一栅极隔离结构和第二栅极隔离结构的每个延伸穿过栅极结构的第二部分和隔离部件；导电部件，耦合至晶体管，并且设置在第一栅极隔离结构和第二栅极隔离结构之间并且与第一栅极隔离结构和第二栅极隔离结构间隔开；以及导电通孔，延伸穿过隔离部件，并且设置在导电部件下方并且耦合至导电部件。

公开了半导体器件和形成半导体器件的方法。该半导体器件包括具有第一宽度的第一基底部分、具有第二宽度的第二基底部分、分别设置在第一基底部分和第二基底部分上的第一源极/漏极区域和第二源极/漏极区域、设置在第一基底部分上的具有第三宽度的第一纳米结构沟道区域、设置在第二基底部分上的具有第四宽度的第二纳米结构沟道区域、设置在第一源极/漏极区域的背侧表面上的具有第五宽度的第一接触结构、以及设置在第二源极/漏极区域的背侧表面上的具有第六宽度的第二接触结构。第四宽度小于第三宽度，并且第六宽度小于第五宽度。

描述了半导体器件结构及其形成方法。该结构包括与衬底部分相邻设置的绝缘材料、设置在衬底部分上方的源极/漏极区域、设置在源极/漏极区域上方的接触蚀刻停止层（CESL）、设置在绝缘材料和CESL上方的第一层间介电（ILD）层、设置在CESL的顶面和第一ILD层的顶面上方的第一蚀刻停止层、设置在第一蚀刻停止层上方的第二ILD层、设置在衬底部分下方的第二蚀刻停止层，并且第一蚀刻停止层和第二蚀刻停止层包括不同的材料。

描述了半导体器件结构及其形成方法。该方法包括在第一区域中的衬底上方形成第一源极/漏极区域，在第二区域中的衬底上方形成第二源极/漏极区域，形成第一开口以暴露第一区域中的第一源极/漏极区域，形成第二开口以暴露第二区域中的第二源极/漏极区域，在第一区域中执行第一预非晶化注入（PAI）工艺，在第二区域中执行第二PAI工艺，并且第一PAI工艺和第二PAI工艺在不同时间执行。该方法还包括在第一开口中沉积第一导电部件，并且在第二开口中沉积第二导电部件。

本发明的实施例提供了一种集成电路器件，包括：半导体层部分，具有正侧表面和背侧表面，且所述背侧表面在第一方向上与所述正侧表面间隔开，所述正侧表面和所述背侧表面各自在至少在与所述第一方向横向的第二方向上延伸；以及第一二极管，包括：第一掺杂区域，布置于所述半导体层部分中；第二掺杂区域，布置于所述半导体层部分中且与所述第一掺杂区域间隔开；第一导电接触件结构，连接到所述第一掺杂区域；和第二导电接触件结构，连接到所述第二掺杂区域；所述第一掺杂区域比所述第二掺杂区域更靠近所述正侧表面，所述第一掺杂区域和所述第二掺杂区域在所述第二方向上彼此偏移。本发明的实施例还提供了一种形成集成电路器件的方法。

提供了集成电路管芯及其形成方法。集成电路管芯可以包括有源区域和密封环区域。有源区域可以包括有源电路。密封环区域可以包括第一外延结构、位于第一外延结构的第一侧上方的第一互连结构和位于第一外延结构的第二侧上的第二互连结构。第一互连结构可以包括延伸穿过第一互连结构的第一导电塔，并且第二互连结构可以包括延伸穿过第二互连结构的第二导电塔。集成电路管芯还可以包括将第一导电塔电连接至第一外延结构的第一侧的第一导电接触件和将第二导电塔电连接至第一外延结构的第二侧的第二导电接触件。

根据各个实施例，半导体器件包括：半导体衬底，具有前侧和与前侧相对的背侧；第一电源电路，设置在半导体衬底的前侧上并且在有源区域上方延伸；第二电源电路，设置在半导体衬底的背侧上；电源分接单元，包括馈通通孔，耦合至第一电源电路和第二电源电路，并且电源分接单元配置为从第一电源电路向第二电源电路提供电源；以及绝缘层，设置在半导体衬底的前侧上方并且在电源分接单元上方和有源区域的部分上方延伸。FTV穿过绝缘层连接至通孔接触件。本公开的实施例还涉及制造半导体器件的方法。